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1.負(fù)責(zé)模擬和混合信號電路的版圖布局規(guī)劃和設(shè)計，完成LVS、DRC、ERC等驗證；
2.與設(shè)計工程師充分溝通，確保完全理解設(shè)計對版圖的要求；
3.協(xié)助電路設(shè)計工程師完成IP模塊提取；
4.評估工藝庫的PDK資料，針對Design、Tapeout Review的內(nèi)容進行檢查。
任職要求：
1. 3-5年以上IC layout經(jīng)驗；
2. 能熟練使用主流IC版圖設(shè)計工具和驗證工具，如Virtuso、Calibre等；能看懂不同F(xiàn)oundry的DRCLVS rule file；
3. 熟練掌握集成電路版圖設(shè)計的相關(guān)技巧和方法（如PCELL的建立、高精度匹配的實現(xiàn)、寄生參數(shù)優(yōu)化、栓鎖預(yù)防和串?dāng)_隔離等）；
4. 可以獨立承擔(dān)整個芯片的模擬版圖設(shè)計及總拼任務(wù)；
5. 熟悉BCD工藝；
6. 具有良好的溝通能力、學(xué)習(xí)能力、分析能力和團隊合作能力。