日日操狠狠干,91精品91久久久中77777,精品视频一区二区三区四区五区,伊人婷婷网,久久久国产一区二区三区四区,久久久久久久久久久97,欧美图片区综合免费

崗位職責：
1. 負責航電設備/模塊的可編程邏輯（FPGA/CPLD）架構設計、RTL實現與仿真驗證，保障時序與功能收斂。
2. 承擔FPGA開發、板級調試與系統聯調，定位并解決邏輯、時序、接口與EMC等問題，輸出測試報告。
3. 編寫與維護技術文檔，包括架構設計、接口規范、時序約束、BOM與版本管理、問題復盤與改進建議。
任職要求：
1. 本科及以上學歷，3年以上航電或工業控制領域可編程邏輯開發經驗優先；985/211院校或碩士學歷可適當放寬年限。
2. 具備扎實的FPGA設計能力，熟練掌握Verilog/VHDL，理解RTL到版圖全流程與時序約束。
3. 熟練使用主流開發與仿真工具（如 Vivado/Quartus、VCS/ModelSim、MATLAB/Simulink），具備綜合、實現與時序分析經驗。
4. 熟悉可編程邏輯器件（如 Xilinx Zynq/Artix/Kintex、Intel Cyclone/Arria/Stratix、Lattice）及外設接口（Ethernet、UART、SPI、I2C、CAN、A429、ADC/DAC、LVDS）。
5. 具備良好的溝通與跨團隊協作能力，能與硬件、固件、系統工程高效協同。